| Logic Design Engineer
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| 薪金:
20万
地点:
深圳
日期：7/21
浏览次数：2753 |
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| 公司简介： |
某大型外资企业 |
| 猎头职位： |
Logic Design Engineer |
| 年薪： |
20万 |
发布日期： |
7月21日 |
| 工作地区： |
深圳 |
工作年限： |
3 |
| 学历： |
本科 |
外语要求： |
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| 工作职责及岗位要求： |
职责描述：
A)使用RTL代码设计数字逻辑电路（用于混合信号IC）
B)编写客户定制RTL代码，例：SRAM，加法器等
C)定义混合信号IC数字部分微架构
D)使用test bech和VERA语言验证逻辑功能块
E)使用FPGA验证设计模块
F)编写综合教本产生门级网表
G)分析综合模块时序
任职要求：
A)2年以上RTL代码编写经验，有电容式触摸控制芯片成功流片的项目经验
B)了解状态机概念
C)具备时序概念，能进行静态时序分析
D)熟悉VCS 或 Verilog
E)可以编写和使用测试平台测试RTL模块
F)可以使用FPGA编程测试逻辑模块
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